Open Postdoctoral Position in Nano-Electronics Design for Embedded NVM-based Cognitive Computing
Novel embedded non-volatile memories, like resistive memory, are a fantastic technology enabler for the low-power chips capable of "cognitive" computing that are necessary for the new Internet of Things. To advance this topic, we are looking for a postdoctoral researcher to join our team in the Nano-Design project of the Campus Paris-Saclay. The goal of the project is to study and design an innovative embedded resistive memory-based neuro-inspired computing architecture, with computer vision as the primary target application. The ability to demonstrate state of the art applicative performance, on a pattern detection or classification problem, with a clear implementation gain, in silicon area or power consumption, is a major challenge for this ambitious project.
To this aim, your research will associate high-level computer simulation, HDL modeling and IC design. Your ability to quickly adapt to and master our team simulation frameworks will give you a leading edge in your research. Finally, the realization of a fully integrated hybrid RRAM/CMOS chip demonstrator is a strong objective of the project.
You will get to work in interaction with a team of tightly coupled labs of the Campus Paris-Saclay and CEA LETI.
Candidates should hold a high-quality PhD in Electrical Engineering, Computer Engineering, Applied Physics or a related field, with experience in analog and/or mixed-signal CMOS electronics, Verilog/VHDL-AMS modeling and software engineering (working knowledge of C++ is a requirement). The candidate should be able to perform schematic capture and spice simulation; knowledge of industry standard tools and flows like Cadence Virtuoso or similar tools would be greatly appreciated. Other relevant subjects (not required for the position) are resistive memory (CBRAM, OXRAM), neuromorphic engineering, deep/convolutional/spiking neural network…
Starting month: during 2014
18 months contract. Salary provided along CEA standards.
About our team: Our team is composed of the Institut d'Electronique Fondamentale (IEF) in Université Paris-Sud, CNRS, the Laboratory of Innovation in Surface Chemistry and Nanosciences (LICSEN) at CEA IRAMIS and the Laboratory for Enhancing Reliability of Embedded Systems (LFSE) at CEA LIST. We are also working in strong interaction with the CEA LETI in Grenoble.
Contacts: Olivier Bichler (olivier.bichler@cea.fr)
Christian Gamrat (christian.gamrat@cea.fr)
Tel: (+33)1.69.08.28.31
Contexte du projet NanoDesign / NanoDesign Project Context (in french)
Les processeurs actuels reposent sur un couple technologie/architecture (CMOS / Von Neumann) ayant fait la preuve de sa remarquable efficacité. Toutefois, plusieurs éléments de contexte incitent à développer des recherches exploratoires, non pour remplacer les technologies existantes mais pour les compléter / les enrichir grâce à des briques de circuits dédiés compétitifs sur certaines gammes de tâches. Parmi ces éléments de contexte, on note en particulier: (i) la problématique de la consommation d'énergie qui s'aggrave avec le scaling, (ii) l'augmentation de la variabilité des dispositifs qui s'aggrave également à l'échelle nanométrique, (iii) l'évolution des domaines d'applications des processeurs avec notamment une augmentation de la demande concernant le traitement de données naturelles (sons, images, signaux biologiques...) et le traitement de très grandes quantités de données (notamment issues de l'internet ou de capteurs massivement distribués). Ces traitements consistent essentiellement en des taches de reconnaissance et de classification, qui nécessitent une quantité très importante de mémoire (constituant la connaissance a priori du système) et pour lesquels l'architecture processeur classique Von Neumann, qui sépare fondamentalement mémoire et unités de calcul, est particulièrement inefficace.
Dans ce contexte, le cerveau représente un exemple particulièrement intéressant de système capable de traiter les données naturelles avec une efficacité redoutable, notamment en termes de consommation. Ce traitement d'information est réalisé de façon massivement parallèle, asynchrone et impulsionnelle grâce à un large ensemble de neurones interconnectés via des synapses. Le nombre de synapses par neurone étant de l'ordre de 104, l'implémentation matérielle d'une telle architecture suppose notamment une densité d'intégration extrême des synapses, d'où le lien fort avec les nanotechnologies. En particulier, il a été montré récemment qu'une synapse peut être émulée efficacement par une mémoire analogique à deux terminaux (un memristor). Celle-ci a la propriété de pouvoir se programmer dynamiquement, en impulsionnel, à la manière d'une synapse biologique, ce qui ouvre la voie à l'implémentation de mécanismes d'apprentissage performants et présents dans le vivant, tels que la plasticité synaptique de type STDP (Spike timing-dependent plasticity) [Poo04].
Les équipes du CEA LIST, du CEA IRAMIS et de l'IEF, impliquées dans le projet NanoDesign support de ce post-doc ont travaillé ensemble et séparément sur différents aspects de cette problématique. En particulier, le CEA LIST, dans lequel sera affecté le post-doc, a développé des architectures de circuits adaptées à différentes technologies mémoires (PCM [Bic12a], RRAM [Sur13], mémoires organiques [Bic12b]…) pour réaliser des fonctions de traitement de données neuro-inspirées. Il s'est doté d'une plateforme de simulation, Xnet [Bic13], dédiée à l'étude de ces architectures, intégrant des modèles fonctionnels ou semi-physiques de dispositifs et des méthodes d'apprentissage [Bic12c] (supervisées et non supervisées). Celle-ci a déjà permis de réaliser un certain nombre d'études, dans le cadre de thèses, notamment sur la robustesse de ces circuits vis-à-vis de la variabilité ainsi que sur la co-intégration nano/CMOS [Que13].
Ainsi, avec ce post-doc, dans ce projet, nous proposons notamment :
● De réaliser des assemblées de dispositifs à une échelle suffisante pour la réalisation d'une fonction cognitive de haut niveau (de type détection/classification visuelle). Ceci, dans un schéma d'interconnexion adapté à cette fonction.
● De poursuivre l'étude des modes de codages de l'information impulsionnels et les règles d'apprentissage et/ou de programmation adaptées aux applications et aux dispositifs étudiés.
● De poursuivre le développement de simulations au niveau circuit afin d'évaluer a priori les architectures et d'en comparer les mérites à d'autres formes de traitements des données.
● De réaliser des prototypes de circuits mixtes intégrant des technologies RRAM et des neurones réalisés en électronique conventionnelle.
● De combiner l'ensemble des avancées du projet pour la réalisation d'une fonction cognitive intégrée, de type détection/classification, pour une application réelle de traitement de données visuelles, avec l'ambition de démontrer la viabilité de notre approche à l'échelle d'un prototype pouvant se comparer aux solutions alternatives classiques sur des métriques concrètes (coût, consommation, fiabilité…).
References
[Bic12a] Bichler, O.; Suri, M.; Querlioz, D.; Gamrat et al., 'Visual Pattern Extraction Using Energy-Efficient '2-PCM Synapse' Neuromorphic Architecture', IEEE Trans on Elec Devices 8, 2206-2214, 2012.
[Bic12b] O. Bichler, W. Zhao, F. Alibart, S. Pleutin, S. Lenfant, D. Vuillaume, C. Gamrat, 'Pavlov's Dog Associative Learning Demonstrated on Synaptic-Like Organic Transistors', Neural Computation 25(2):549-566, 2012.
[Bic12c] O. Bichler, D. Querlioz, S.J. Thorpe, J.-P. Bourgoin, C. Gamrat, 'Extraction of temporally correlated features from dynamic vision sensors with spike-timing-dependent plasticity', Neural Networks, 32:339-348, 2012.
[Poo04] Y. Dan and M. Ming Poo. 'Spike timing-dependent plasticity of neural circuits'. Neuron, 44(1):23–30, 2004.
[Bic13] O. Bichler, D. Roclin, C. Gamrat, D. Querlioz, 'Design Exploration Methodology for Memristor-Based Spiking Neuromorphic Architectures with the Xnet Event-Driven Simulator', Nanoscale Architectures (NANOARCH), 2013 IEEE/ACM International Symposium on, 2013.
[Que13] D. Querlioz, O. Bichler, P. Dollfus, C. Gamrat, 'Immunity to Device Variations in a Spiking Neural Network with Memristive Nanodevices', Nanotechnology, IEEE Transactions on, 12(3):288-295, 2013.
[Sur13] M. Suri, D. Querlioz, O. Bichler, G. Palma, E. Vianello, D. Vuillaume, C. Gamrat, B. DeSalvo, 'Bio-Inspired Stochastic Computing Using Binary CBRAM Synapses', Electron Devices, IEEE Transactions on, 60(7):2402-2409, 2013.
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Olivier Bichler
CEA, LIST, Laboratory for Enhancing Reliability of Embedded Systems
F-91191 Gif-sur-Yvette Cedex, France
Ph: (+33)1.69.08.28.31
Fax: (+33)1.69.08.83.95
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